Отправлено V61 15 сентября 2003 г. 17:09 В ответ на: да. так проще. а с процессами почему так? отправлено yes 15 сентября 2003 г. 16:39

надо было написать
for i in ram_type'range loop
RAM(i)<=(others=>'0'); wait for 1 ps;
end loop;
wait;

но я так никогда не делал.
А если Вы хотите синтезируемую конструкцию, вставляйте BRAM сразу.
Моделироваться будет дольше, но затем меньше возьни.
А инициализировать ее легко.

component RAMB4_S16_S16
port ( ... );
end component;

attribute INIT_00 : string;
...
attribute INIT_0F : string;
attribute INIT_00 of U_RAM1 : label is "178715F6146612D511440FB20E210C8F0AFE096C07DA064804B6032401920000";
...
attribute INIT_0F of U_RAM1 : label is "FFFFFFFBFFF4FFECFFE1FFD3FFC3FFB1FF9CFF84FF6AFF4EFF2FFF0EFEEAFEC4";

-- BRAM instantion ------
U_RAM1: RAMB4_S16_S16
--pragma translate_off
generic map (
INIT_00 =>X"178715F6146612D511440FB20E210C8F0AFE096C07DA064804B6032401920000",
...
INIT_0F =>X"FFFFFFFBFFF4FFECFFE1FFD3FFC3FFB1FF9CFF84FF6AFF4EFF2FFF0EFEEAFEC4")
--pragma translate_on
port map ( ...);

• а зачем wait 1 ps? это что какое-то стандартное свойство VHDL симулятора. почему нельзя в одном дельта-цикле изменить всю память? — yes   (15.09.2003 17:18, 294 байт)
  • Ответ: Я не эксперт по языку — V61   (15.09.2003 18:18, 527 байт)
    • нет - это стандартное описание двухпортовой памяти и оно синтезируется в BRAM (XST, Synplify) — yes   (15.09.2003 18:42, 62 байт)
      • Ответ: На счет BRAM, я не знал — V61   (15.09.2003 18:57, 143 байт)
  • BTW - во втором цикле работает без задержки — yes   (15.09.2003 17:25, пустое)