вроде бы нельзя («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] вроде бы нельзя

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено yes 07 августа 2003 г. 13:16
В ответ на: Возможен ли условный синтез по значению параметра в Verilog? отправлено Навзничь 07 августа 2003 г. 11:42

кроме `ifdef есть `if, а параметры можно вставлять в командную строку +define+AAA=BBBB (вроде так)

Отправка ответа