Отправлено zlyh 06 августа 2003 г. 15:06 В ответ на: а как можно сделать в VHDL условную компиляцию??? отправлено yes 05 августа 2003 г. 15:04

1) Непонятно почему у тебя проблемы с syn_black_box. У меня живёт, рас/закомментариванием этого не занимаюсь.

2) При условии чтобы не править исходники, две configuration declaration помогут горю. Две можно бы свести в одну, если передать некий параметр в configuration. Или явно менять чтолибо вроде
if true generate ...
if false generate ...

Был вопрос как различать блоки которые получаются из generate. Атрибутом 'INSTANCE_NAME.