Я никогда не использовал bit_vector и std_ulogic_vector, поэтому с такими трудностями никогда не сталкивался :). (+) («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Я никогда не использовал bit_vector и std_ulogic_vector, поэтому с такими трудностями никогда не сталкивался :). (+)

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено andrew_b 27 мая 2003 г. 09:14
В ответ на: ну например возьмем std_logic_1164 отправлено yes 26 мая 2003 г. 19:42

А переопределение есть. Например, в ieee.std_logic_unsigned есть такие варианты для "равно":
function "="(L: STD_LOGIC_VECTOR; R: STD_LOGIC_VECTOR) return BOOLEAN;
function "="(L: STD_LOGIC_VECTOR; R: INTEGER) return BOOLEAN;
function "="(L: INTEGER; R: STD_LOGIC_VECTOR) return BOOLEAN;

Т. е. можно сравнить std_logic_vector либо c std_logic_vector, либо c целым, либо целое с std_logic_vector. Какая из этих фунций будет использоваться, зависит от типа операндов.

Составить ответ ||| Конференция ||| Архив

Ответы

это не то "равно" :) присвоение это := или <= — yes (27.05.2003 09:27, 273 байт)
- сдвиги для std_logic_vector переопределены в библиотеке TD_LOGIC_SIGNED (signed.vhd) как STD_LOGIC_VECTOR(SHL(SIGNED(ARG),UNSIGNED(COUNT))); — Elresearch (27.05.2003 12:31, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание ||| Без кадра

E-mail: info@telesys.ru

Ответы

Отправка ответа