[an error occurred while processing this directive]
Как раз для железячников легче VHDL, а для сишников Verilog. Это просто наблюдения. Как для меня VHDL структурирован лучше и большие проекты лучше читаются и отлаживаются.
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))