Отправлено bryk 20 мая 2003 г. 10:14 В ответ на: А за чем обосновывать? Время воинствующих дилетантов еще не кончилось. Не согласны, пишите: "bryk-архаизм!" отправлено misyachniy 19 мая 2003 г. 18:50

Согласитесь, что очень много вопросов связанных с VHDL сводятся к одному "а как это сделать на VHDL?".

Посмотрите в конференции вопрос чуть выше. Человек тратит время на изучение языка, чтобы отсинтезировать простенькую конструкцию.

Verilog в этом смысле более демократичен и не надо писать много _лишних_ для синтеза "слов", а тем более долго гадать "а как _это_ сделать?"

• При чем тут язык, думать надо уметь! — radio+   (20.05.2003 12:09, пустое)
  • язык развивает способность думать или способность думать развивает язык ... не известно, но связь есть — yes   (21.05.2003 09:27, 61 байт)
• Вы бредите, Гражданин..... — Зок Мёдов   (20.05.2003 11:08, пустое)
  • Так можно в MAX(AHDL) вообще ничего не писать. А нарисовать в графическом редакторе схему и получить результат. Просто нажимая две клавиши мышки :-))) — misyachniy   (20.05.2003 12:40, пустое)
    • Можно даже только одну клавишу :) — Зок Мёдов   (20.05.2003 12:47, пустое)
      • Давайте откроем обсуждение, лично я использую две клавиши мыши:-) — dsmv   (20.05.2003 13:07, пустое)