[an error occurred while processing this directive]
Как увидеть jitter Xilinx Virtex-E DLL-х выходов в Active-HDL и как задать jiItter фронта любого входного сигнала ( как это в Verilogger Pro ,к примеру) ?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))