[an error occurred while processing this directive]
|
У Макса есть множество ограничений на синтез стандартных конструкций Verilog и VHDL. Проще говоря, Макс реализует лишь часть стандарта этих языков, подробнее об этом Вы найдёте в Help-е. Кроме того, есть баги, и их не мало, есть ограничения, налагаемые самой структурой ПЛИС. В этом смысле использование Quartus-а более приемлемо, а ещё лучше - Леонардо, Синплифай, либо подобное им.
E-mail: info@telesys.ru