Отправлено SKov 24 марта 2003 г. 16:19

Хочется реализовать на Верилоге следующий простейший узел.
У него два входа - А и B. Один выход - У.
И два управляющих входа , задающих правило "соединения"
входов и выхода.
При активном первом управляющем входе (обозначим его on_A)
Y повторяет вход А.
При активном втором управляющем входе (обозначим его on_B)
Y повторяет вход B.
А вот если оба управляющих сигнала активны, то
надо А переслать и в Y и в B.
Т.е. "B" на самом деле двунаправленный пин.
Хочется написать это только через assign и без всяких регистров. Написал уже десяток вариантов этой программки, но
MAX-Plus упорно не хочет меня понять ;) Помогите его уговорить!

• попробуйте так (хотя МАХ+ известный минус :-) — yes   (24.03.2003 16:42, 177 байт)
  • MAX ловит две ошибки — SKov   (24.03.2003 17:31, 468 байт)
    • ну а схемку (RTL) симплифай правильно сделал? — yes   (24.03.2003 17:35, пустое)
      • Не смотрел. Мне бы сначала один пакет освоить... — SKov   (24.03.2003 17:41, пустое)
        • Посмотрел. Все правильно. — SKov   (24.03.2003 17:44, пустое)
          • Quartus 2.0 (sp1) делает синтез для APEX II корректно и ошибок не выдаёт — furryoo   (25.03.2003 10:06, пустое)
            • Что же теперь с МАХ+ делать - на помойку ?? Или все дело в кривых руках .. — SKov   (25.03.2003 12:18, 432 байт)
              • (+) — furryoo   (25.03.2003 12:47, 383 байт)