[an error occurred while processing this directive]
|
Требуется: получить VHDL описание проекта со всеми задержками для моделирования. В MaxPlus+II было просто - в опциях компилятора ставился флажок на VHDL netlist writer, и получалось, что надо. В этом файле содержалась вся необходимая информация для моделирования. А от Quartus я добился только структурного VHDL с использованием Альтеровских библиотек. Как получить в Quartus VHDL с задержками?
E-mail: info@telesys.ru