Ответ: («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] Ответ:

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Vasil_ 07 марта 2003 г. 09:23
В ответ на: Вопрос по Verilog-у отправлено GMavr 06 марта 2003 г. 22:45

Смотря чем синтезить будеш.
Лучше уйти от неопределенностей.

Например вот так.

reg [7:0] counter;
reg [7:0] number; // Считаем, что number = 255
reg output;

always @(posedge MCLK)
counter <= counter + 1;

assign output = (counter == (number + 1'b1))? 1'b1 : 1'b0;

ипмульсы точно будут

Отправка ответа