[an error occurred while processing this directive]
попробуй подрегистри оба сигнала от одного клока, получишь задержку в один такт и согласованые фронты на AHDL выглядит dff(node,clk,vcc,vcc);
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))
Отправлено
lutik
28 декабря 2002 г. 16:21
В ответ на:
Народ, подскажите пожалуйста как выровнять фронты двух сигналов? При симуляции VHDL модели все ОК, а вот после имплементации все плывет!
отправлено Kam4ik 24 декабря 2002 г. 11:32
Составить ответ
|||
Конференция
|||
Архив
Ответы
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru