[an error occurred while processing this directive]
|
reg это вовсе не обязательно именно регистр на выходе синтезатора. Если синтезатор видит, что регистр не нужен, то автоматически reg как-бы превращается в wire. То есть по синтаксису все естественно остается как у reg'а, а сам регистр физически сносится. Зато при моделировании до синтеза таким проволокам (reg) можно задавать initial, дергать их состояния и т.п. несинтезируемыми конструкциями.
P.S.
Я пишу в верилоге исключительно обвеску для моделирования (все остальное - на AHDL), поэтому много чего не знаю. Наверняка сказал далеко не все.
E-mail: info@telesys.ru