Отправлено Pashka 16 декабря 2002 г. 16:16 В ответ на: Как в Verilog-е сделать условную компилляцию в зависимости от значения параметра? Нужно для разделения случая регистр 1 бит/ много бит. Или можно как-то иначе? отправлено Озадаченный 16 декабря 2002 г. 15:39

Хотя это не для разделения один разряд или шина, а для разных разрядностей шины.

1. В модуле задается параметр (SIZE), разрядность портов или сигналов описывается так:

parameter SIZE = 5;
input [SIZE-1 : 0] a,b;

и т.д.

На верхнем уровне, где подключается этот модуль,( например, два раза разной разрядностью - с меткой DEV4 для разрядности 4 и с меткой DEV16 для 16-ти), пишем так:

defparam DEV4.SIZE = 4;
defparam DEV16.SIZE = 16;

И подключаем к портам сигналы с нужной разрядностью.

• Да это то понятно. Я только использую другую запись, когда указываю значения параметров сразу в объявлении, например MODULE #(3,5) INSTANCE_MODULE(...), где (3,5) - значения двух параметров (в порядке объявления в модуле). А вот как именно отделить разрядность бит/шина? Делать кучу модулей как-то не красиво. — Озадаченный   (16.12.2002 18:58, пустое)
  • Если я правильно понял, то пиши параметр 1, вот и будет бит, 2 уже шина... Или может я все-таки чего-то не понял? — Oleg_Z   (17.12.2002 18:10, пустое)
    • Чего непонятно? Есть параметр, задающий битность регистра. Далее этот регистр идет как часть регистра сдвига. Если он однобитный, то в нем самом сдвигать нечего, просто его выход суем в другой регистр. А если двубитный или шире, то двигаем и в нем тоже. Ну и как тогда условно компилить? Ведь описание на верилоге будет разным. Пока я что-то не нашел как это сделать, только если разные файлы (модули) делать. Но это криво. — Озадаченный   (18.12.2002 21:08, пустое)
      • Это как раз мне и неинтересно. А вот параметр n=1 для [n-1:0] и будет означать [0:0], что и есть один бит. Это вам надо? — Oleg_Z   (19.12.2002 18:15, пустое)