[an error occurred while processing this directive]
Как в Verilog-е сделать условную компилляцию в зависимости от значения параметра? Нужно для разделения случая регистр 1 бит/ много бит. Или можно как-то иначе?
(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))