Отправлено Gate 14 декабря 2002 г. 01:07 В ответ на: Пару вопросов по Verilog(+) отправлено cdg 13 декабря 2002 г. 12:29

1) Нет.

2) Квант времени задается либо в симуляторе, либо оператором
`timescale 1ns/10ps
1ns-квант, 10ps-точность моделирования (можно опустить).
Задержка задается как #n, например #10 a<=b;
В Вашем случае можно написать так (10 Ghz clock):
`timescale 1ps
...
reg clk;
...
initial begin
clk=0;
forever #50 clk=~clk;
end

3)
3.1) Лучшая imho книга по верилогу, которую можно найти в инете: "Verilog-XL reference" от Cadence. Поставляется вместе с продуктами каденса, ссылка в конференции была.
3.2) Ссылку на стандарт ieee1364-1995 или -2001 ищите в этой конференции.
3.3) На www.aldec.com можно взять бесплатный интерактивный учебник Evita по верилогу и vhdl.

• спасибо — cdg   (14.12.2002 12:06, пустое)
• спасибо — cdg   (14.12.2002 12:06, пустое)