VERILOG question («Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

[an error occurred while processing this directive] VERILOG question

(«Телесистемы»: Конференция «Языки описания аппаратуры (VHDL и др.))

Отправлено Bryk 10 октября 2002 г. 12:53

Почему нельзя написать так:
//////////////////
module X(v,out);
input [3:0] v;
output [3:0] out;

assign out = v + 1;
endmodule

//////////////////
module A(o1,o2);
output [3:0] o1;
output [3:0] o2;

function [3:0] func;
input [3:0] a;
begin
func = a ^ 4'b1001;
end
endfunction

X u1(func(0),o1);
X u2(func(1),o2);
endmodule
///////////////////

в строчке "X u1(func(0),o1);" функция func почему-то не определена.
В чём ошибка ?

Отправка ответа