|
Если имеете ввиду так,то
согласен:
________________
_|ADR | CPU |UART|_
_|_____| | |_
_|DATA | |____|
|_____| |DMA |
_| CS | | |_
| | | |_
|_____|_____|____|
Если так, и квадратики
по всей схеме для удобства
соединения то тут сам черт ногу
сломит.
_____ ____
_|ADR | |UART|_
_|_____| |____|_______
_|DATA | ____
|_____| |DMA |
_____ | |_
_| CS | | |_
|_____| |____|
Мы делаем так:
т.е. полностью повторяет корпус IC (если не BGA конечно)
и отлаживая схему сидя с щупом scope'a или щупами логического
анализатора очень удобно смотреть распиновку.
_|_|_|_|_|_|_|_|_|__
_|a0 |_
_|a1 CPU int0 |_
_|a2 int1 |_
_| |_
_| |_
_| |_
_|cs0 |_
_|cs1 |_
_|cs2 |_
|___________________|
| | | | | | | | |
p.s. А если взять большшой ASIC у которого вообще не ясно
какие у него функциональные блоки то как быть? тут последний
вариант как раз в тему.
E-mail: info@telesys.ru