В Coregen нет лицензии к примеру, поэтому vhd-файлик он не генерирует:(((
или я что-то не так поняла.
за .v-файл тоже спасибо, однако я Verilog слабо знаю:(((( Может,е сть именно .vhd-файл? Или подсказка, как verilog в .vhd "транслитерировать":)))))