Текст заголовка сообщения полностью: Что-то добавление в проект Верилог-модуля не изменяет потребности в ресурсах. Странно, наверное его как-то ещё "подцепить" в проект нужно:

module counter18 (clk, reset,count);
input clk, reset;
output [17:0] count;
reg[17:0] counter;
always @(posedge clk or posedge reset)
if (reset) counter <= 0;
else counter <= counter + 1;
assign count = counter;
endmodule