[an error occurred while processing this directive]
|
У меня кварц 14.7456 MHz, с помощью PLL умножаю частоту на 4. Получается CCLK=58.9824 MHz - это частота ядра.
Если VPBDIV=0 (VPBCLK=CCLK/4), то моя программа работает отлично.
Если ставлю VPBDIV=1(VPBCLK=CCLK) или VPBDIV=2 (VPBCLK=CCLK/2), то наблюдаются определенные глюки.
Написано ли где-нибудь в даташите или хотя бы в одной эррате до какой частоты можно разгонять VPB шину?
E-mail: info@telesys.ru