[an error occurred while processing this directive]
|
Основная разделка шла по границе ADC,DAC с одной стороны, FPGA с другой. Интерфейс меж ними параллельный. С разводческими и схемными извращениями. Впрочем небольшими. Одно из неприятных мест было не в этой части. А в интерфейсе между dsp, памятью и fpga. fpga и память физически на одной шине процессора, 32-х разрядной, с тактом 100 МГц. Конфигурация требовала параллельного согласования, но уж больно электричества много оно требует. Да и деталей. Пришлось крутиться с последовательным и контролем разводки.
E-mail: info@telesys.ru