[an error occurred while processing this directive]
|
работает побыстрее модельсима, результат в .vcd файле отличался только какими-то пикосекундами, для меня не критичными. Также, в отличие от модельсима, не было замечено никаких слётов. Учитывая, что ASICоиспекатели симулировали тем-же Verilog'ом, окончательную проверку перед post-sim sign-off проводил именно каденсовским софтом для уверенности в результатах.
E-mail: info@telesys.ru