Отправлено Gunner 12 декабря 2003 г. 12:13

Как кратко записать выражения:

assign lcd_db[0] = (lcd_data[0]) ? 1'bz : `GND;
assign lcd_db[1] = (lcd_data[1]) ? 1'bz : `GND;
assign lcd_db[2] = (lcd_data[2]) ? 1'bz : `GND;
assign lcd_db[3] = (lcd_data[3]) ? 1'bz : `GND;
assign lcd_db[4] = (lcd_data[4]) ? 1'bz : `GND;
assign lcd_db[5] = (lcd_data[5]) ? 1'bz : `GND;
assign lcd_db[6] = (lcd_data[6]) ? 1'bz : `GND;
assign lcd_db[7] = (lcd_data[7]) ? 1'bz : `GND;

Спасибо.

• в соседней конфе посмотри.. там писали что в Verilog2001 появился оператор generate — lutik   (12.12.2003 16:05, пустое)