Отправлено keyru 30 октября 2003 г. 14:57

FLEX10K VHDL
такая проблема: задаю сетапы для входов и задержку на выходы, компилирую. в тайминги неукладываюсь. смотрю в floorplanner: выходной регистр стоит напротив пина(IO cell всё хорошо), входной регистр где то в середине(сетапы неуложились) регистр 3-стэйт один на всех и тоже гдето в середине, опция удалять дуплицированные ригистры отключена. Если раставить все ригистры ручками у своих IO cell то проект собирается и укладывается в тайминги(для 3стэйт регистра проверял искуственно создавая независимое управление, в этом случае для каждого пина синтезился свой регистр).
Вопрос: как сделать и упаковать двух направленную шину чтобы у каждого пина было по одному входному и 3стэйт регистру?

• Упаковать не получится, т.к. в IO cell у FLEX10K может стоять только один триггер, — Valeri   (30.10.2003 15:08, 363 байт)