Отправлено Рыба 27 октября 2003 г. 12:46

видимо, начиная с версии 5.2 (а может и раньше) Verilog айса поддерживает выражение типа:

reg [3:0]counter = 5;

что не может не радовать. На железе не проверял, но симулятор работает правильно. И ни каких констрейнов не надо править.

Пятничному Хрену:
не всегда регистры по умолчанию становятся в 0. Для надёжности их лучше инициализировать при надобности.

2 NivikM:
К сожалению у альтеры начальное значение отличное от нуля может задаваться не для всех семейств. Поэтому универсального решения нет.

• "1" в симуляторе != "1" в железе . Или не всегда равна (к сожалению). — NovikM   (27.10.2003 16:38, пустое)
  • Это как? А каким симулятором вы пользуетесь? — Рыба   (27.10.2003 17:47, пустое)
    • Это я по поводу инициализации. — NovikM   (27.10.2003 18:14, 723 байт)