[an error occurred while processing this directive]
Если в системе один clock domain то сладишь. За память я уверен, а вот алгоритм надо пробовать, моделить.
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
Отправлено
zlyh
22 октября 2003 г. 10:53
В ответ на:
К монстрам FPGA дизайна: какими достижениями можете похвастаться с чипами типа Cyclone (или на Xilinx) при условии применения DDR|SDRAM на 100-133MHz, заполненности кристалла на 65% или более, например для алгоритма фильтрации - тактовые частоты проекта около предела FPGA - это реальность или максимум, указываемый в спецификации нужно делить скажем на 5, чтобы получить реальные скорости?
отправлено _aquarius_ 21 октября 2003 г. 18:24
Составить ответ
|||
Конференция
|||
Архив
Ответы
То есть проблем с разводкой контроллера памяти и построением каналов передачи данных быть не должно?
—
_aquarius_
(22.10.2003 11:35,
пустое
)
Не скажу что без проблем. Но они решаемы. 133 протянуть через IO до ближайшего триггера(следующего за IOшным триггером) реально.
—
zlyh
(22.10.2003 13:58,
пустое
)
Спасибо, понял.
—
_aquarius_
(23.10.2003 16:05,
пустое
)
Отправка ответа
Имя (обязательно):
Пароль:
E-mail:
Тема (обязательно):
Сообщение:
Ссылка на URL:
Название ссылки:
URL изображения:
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru