Отправлено Vash 09 октября 2003 г. 11:35

Организовал ФИФО между ISA и другим контроллером и получил кучу проблем. Первая - записанный первый байт в массиве считывается последним, все остальные - нормально. Вторая - при совпадении адреса записанной ячейки ФИФО и адреса чтения наблюдается искажение информации, то есть если записан, например, массив из пяти байтов то при считывание пятого он читается искаженным. Может, что присоветуете? FIFO DC выбрана потому, что центральный процессор и контроллер работают на разных частотах. Сейчас процесс записи и чтения совершенно разнесен - сначала записывается порция байтов, выставляется прерывание, запись прекращается, ЦПУ обрабатывает прерывание, читает ФИФО, выставляет подтверждение по которому контроллер снова записывает порцию байтов. Работаем в MAX+plus II.

• Надеюсь тактовые сигналы непрерывные с обоих сторон? То есть нельзя подавать на него в качестве такта сигналы RD/WR. Это раз. Второе - LPM_SHOWAHEAD во что установлен? — SМ   (09.10.2003 12:22, пустое)
  • Ответ: Именно сигналы RD/WR я и использую в качестве тактовых, а wrreq и rdreq на +1, LPM_SHWAHEAD - ON, спасибо, сейчас переделаю. — Vash   (09.10.2003 13:46, пустое)
• у Альтеры есть даташит по работе с FIFO. Возможно поможет ... — Gunner   (09.10.2003 11:40, пустое)
  • Ответ: Спасибо, что то вспоминаю. но не могу найти самого даташита. Он на диске Digital Library? — Vash   (09.10.2003 13:39, пустое)
    • Ссылка — Gunner   (09.10.2003 14:18, пустое, ссылка)
• у Альтеры есть даташит по работе с FIFO. Возможно поможет ... — Gunner   (09.10.2003 11:40, пустое)