Отправлено Осведомлённый 01 октября 2003 г. 12:48 В ответ на: Задержка в Spartan2E отправлено dsmv 01 октября 2003 г. 11:31

сделать так: вставить подряд чётное число инверторов по необходимой задержке на одной LUT (да, надо бы учесть трассировочные задержки, но это только опытным путём, как проект ляжет, несколько это ограничить можно с использованием RPM для этой пачки инверторов), на каждый инвертор параллельно подключить элемент FMAP из стандартной библиотеки Xilinx, соответственно, поставить optimize - off.
В таком случае оптимизация пройти не должна, так по крайней мере было с XC4000xx/Spartan, как с архитектурой Virtex - не пробовал. А вот тут берёте и ограничиваете задержку сверху, как zlyh пишет, и получаете вот такую программируемыю задержку :-), а если ещё добавите параметризацию по числу инверторов, вообще замечательно.
Да, и насколько мне известно, атрибута optimize в контексте buf работает только для CPLD.

Удачи

• Помог атрибут NOOPT — dsmv   (01.10.2003 15:16, 369 байт)
  • Ответ: FMAP - это LUT Xilinx 4x1, каждый инвертор запакуется в свой отдельный LUT — Осведомлённый   (01.10.2003 17:40, пустое)
    • Т.е. я правильно понимаю: если параллельно некой схеме подключить FMAP, то он её разведёт в одной ячейке LUT? Соответсвенно появляется возможность управлять разбиением по ячейкам LUT? — dsmv   (02.10.2003 13:07, пустое)
  • В Constraints Guide 5-ой версии не нашёл такого атрибута. Как выглядит тот фрагмент в железе? — zlyh   (01.10.2003 17:02, пустое)
    • Его там нет, я нашёл по ссылке. Этот атрибут добавляю в исходный VHDL код, пример приведён выше. — dsmv   (01.10.2003 18:50, пустое, ссылка)
      • Этот атрибут для синтезёра. Синтезёр не будет оптимизить, верю. Я говорю что Хилинх тоже делает оптимизацию. И спрашиваю что будет в разведённом проекте если его посмотреть FPGA Editor-ом? — zlyh   (02.10.2003 10:22, пустое)
        • Получилось именно то, что и нужно, сигнал проходит последовательно через три буфера. В результате получился сдвиг около 5 ns. — dsmv   (02.10.2003 13:05, пустое)