|
|
--*******************************************************************
-- FILE : MAMA.vhd
-- DATE : 12.9.2003
-- REVISION: 1.0
-- DESIGNER: KA
-- Descr : Не жди меня мама хорошего сына,
-- : Каким я был ещё вчера.
-- : Меня засосала опасная трясина
-- : И жизнь моя полная игра.
-- Entities: Жизнь
library IEEE;
use IEEE.std_logic_1164.all;
entity Жизнь is
port
(
Время : in std_logic; -- Живём же мы в чём-то, и время есть основа.
Игра : out std_logic -- Можно выиграть, а можно и проиграть.
);
end Жизнь;
architecture RTL of Жизнь is
type Состояние is (Хороший, Плохой);
type Когда is (Сегодня, Вчера);
type Состояние_Мамы is (Счастье, Горе);
signal Сын : Состояние;
signal День : Когда;
signal Мама : Состояние_Мамы;
signal Выиграл, Проиграл : STD_LOGIC;
begin
Выиграл <= '1';
Проиграл <= '0';
MAMA_WAIT : process (Сын)-- МАМА_Ждёт
begin
if Сын = Хороший then
Мама <= Счастье;
else
Мама <= Горе;
end if;
end process;
TIME_process : process (Время)
begin
if (Время'event and Время = '1') then
День <= Сегодня;
else
День <= Вчера;
end if;
end process;
Son : process (День)
begin
if День = Сегодня then
Сын <= Плохой;
else
Сын <= Хороший;
end if;
end process;
Игра <= Проиграл when Сын = Плохой and Мама = Горе else Выиграл;
end RTL;
E-mail: 
info@telesys.ru
