Отправлено andrew_b 10 сентября 2003 г. 11:17

Открываю Virtex-II Platform FPGA handbook, смотрю на BUFGCE. Написано:
When CE goes Low while the input is Low, the output stays Low.
When CE goes High while the input is Low, the output follows the input.
Вот и картинка нарисована, все чин-чинарем...

Ладно, делаю простенький проект в расчете на то, что написано. Симулю и вижу, что все так и работает.
Развожу, симулю после разводки и вижу _другую_ картину. По "CE goes Low" вопросов нет --- все нормально. А вот "When CE goes High" выход повторяет вход не сразу после этого (как на картинке в книжке --- там сразу идет восходящий фронт), а после следующего спадающего фронта сигнала на входе. Т. е. на выходе после поднятия CE пропадает целый такт.
В железе, к сожалению, проверить не могу, --- далеко оно от меня.

Кто-нибудь имеет сказать что-нибудь по сути? :-)

• Setup ессно соблюдён? (я не оскорбляю таким вопросом, яж подсказываю "ессно") Тогда не знаю. — zlyh   (10.09.2003 12:38, пустое)