[an error occurred while processing this directive]
|
Запердолить можно, Но переделывать надо. Как и во всём есть синтезируемые конструкции и не синтезируемые. Что приятно многие вещи легче описать. Добавь сюда условный синтез и всё что с С связано.. На выходе выдаёт VHDL, Verilig; EDIF. Можно делать дебагер с кодом на С. То есть один сод для железа(Handel C) другой для софта (Visual C). Я на нём сейчас 51 пишу и отлаживаю.
E-mail: info@telesys.ru