[an error occurred while processing this directive]
если testbench на verilog - то можно воспользоваться $readmemX , если нет - можно воспользоваться командой симулятора force
(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)
то есть текстовый файл преобразуется (не знаю формата asc) в что-то
такое
...
force signal_name value1 time1
force signal_name value2 time2
...
ну и наверняка есть еще варианты
Составить ответ
|||
Конференция
|||
Архив
Ответы
Перейти к списку ответов
|||
Конференция
|||
Архив
|||
Главная страница
|||
Содержание
|||
Без кадра
E-mail:
info@telesys.ru