Отправлено _Aquarius_ 15 июля 2003 г. 14:09

Пишу собственное PCI ядро на ACEX1k50qc208-3, под который разведена тестовая плата (ноги ACEX уже разведены, окончательно предполагается делать устройство на ACEX1k50qc208-1). Столкнулся с такой проблемой: даже после оптимизации машины состояний по скорости и компиляции для ACEX1k50qc208-1 не выдерживаются Tsu=7ns, Tco=11ns, кроме того при добавлении в ACEX разных блоков эти времена резко меняются, то увеличиваясь, то уменьшаясь. Подозреваю что то же самое происходит и с готовыми ядрами PCI при добавлении в ALTERу блоков.
Собственно вопрос: как бороться с таким явлением, обязательно ли строго соблюдать требования к Tsu,Tco. Насколько надежно работает реальное устройство при нарушении этих требораний?

• Всем спасибо за ответы. — _Aquarius_   (16.07.2003 10:47, пустое)
• ACEX 1k30-3 работает PCI master Tsu, Tco превышают стандарт максимум на 1 нс. Практически все сигналы пришлось оптимизировать с помощью LCELL, CASCADE. Писал на VHDL. — urri   (15.07.2003 19:43, пустое)
• Если времена превышают разрешенные то насколько, чтобы сохранялась надежная работа устройства ( может есть какие-то дополнительные условия)? — _Aquarius_   (15.07.2003 15:10, пустое)
• У меня эти требования слегка мимо (EP1K10 3-нанная). (+) — SM   (15.07.2003 14:37, 230 байт)
• У меня не ALTERA. Моё ядро (только само по себе) времянку выдерживает. Если что добавляю, времянка меняется в худшую сторону. Но разводка ядра в кристалле при этом нет меняется. Пробовал для ACTEL XILINX. — KA   (15.07.2003 14:28, пустое)