Отправлено Отделение 13 08 июля 2003 г. 12:09

При анализе задержек в Delay Matrix в таблице написано 3.5ns/34.1ns
Если нажать List Paths то выдает сообщение Delay path from 'Clock' to 'sync_gt.Q': 32.1ns.
По-идее это должно быть максимальное время задержки. Откуда тогда 34.1ns?

• Ответ: Скорее всего не выходной, а добавлен путь от Q до входа следующего триггера — Alex11   (09.07.2003 12:44, пустое)
  • Сомнительно, т.к. на вход sync_gt.D приходят сигналы от 8 источников через логику. И такая разница есть не на всех путях. — Отделение 13   (09.07.2003 14:00, пустое)
• Думается (не уверен), что добавлена задержка собственно выходной ячейки. То есть путь до Q это меньше, чем путь наружу. — SM   (08.07.2003 12:39, пустое)
  • Это внутренний узел, наружу не выходит. Такое безобразие есть не на всех узлах. Может версия МАХ старая (9.23)? — Отделение 13   (08.07.2003 12:43, пустое)
    • Тады может в таблице добавлена задержка, вызванная емкостью нагрузки этой ячейки? А в пути этой компоненты нету? — SM   (08.07.2003 12:49, пустое)
      • В принципе, на данный момент меня бы устроило знание, какое из двух значений правильное. Хотелось бы, чтобы это было меньшее число :). — Отделение 13   (08.07.2003 12:55, пустое)
        • Бери большее - не ошибешься. — SM   (08.07.2003 13:51, пустое)
          • Видимо придется. Спасибо за участие. Но неясность остается. — Отделение 13   (08.07.2003 14:12, пустое)
      • Проект на EPM7064S. Там такого параметра нет, по-моему. — Отделение 13   (08.07.2003 12:53, пустое)
        • Сложно сказать - зависит от того, как устроены программируемые ключи в PIA и зависит ли задержка от кол-ва fan-out'ов. Я честно говоря этот момент не исследовал, — SM   (08.07.2003 13:50, пустое)
          • В Altera-вском описании расчета задержек утверждается, что посчитав вручную должно получиться тоже, что в MAX+. Попробую посчитать. — Отделение 13   (08.07.2003 14:16, пустое)