|
|
Есть вот такая простейшая схема(кристалл ACEX):
entity kaka is
port (
X : in std_logic;
A,B, C, D : in std_logic;
O : out std_logic
);
end kaka;
architecture ARCH_kaka of kaka is
component cascade
port(
A_IN : in std_logic;
A_OUT : out std_logic);
end component;
signal X_CC : std_logic;
begin
CC : cascade port map(X, X_CC);
O <= X_СС and not((A and not C) or (A and not D) or (B and D) or (B and not C));
end ARCH_kaka;
Synplify упорно отказывается размещать все это хозяйство в одну ячейку. Не подскажет ли кто-нибудь как можно заставить раместить логику, как я хочу, а не как Synplify думает, что это правильно.
Схемка не надуманная, это я выдрал из реального проекта и мне действительно нужно, чтобу сигналы C и D проходили только через один уровень логики.
E-mail: 
info@telesys.ru
