Отправлено V61 25 июня 2003 г. 14:21 В ответ на: Ответ: отправлено net 25 июня 2003 г. 13:38

Под синхронной схемой понимается схема (модуль) все триггеры которой управляются от одного (глобального) сигнала CLK, RESET(SET). Запись в триггер осуществляется по фронту CLK и при наличии разрешения записи (CE). Данные и CE также формируются на триггерах, управляемых тем же CLK (затем проходят через логику).
При асинхронном подходе – запись в триггер осуществляется по фронту CE. Данные при этом должны быть установлено до прихода CE. Вот здесь все и начинается.
А по поводу тестирования – все нормальные IP core продаются вместе с тестами и детальным описанием. И решение о применении часто принимается как раз исходя из качества тестов и описания.

• Ответ: — net   (25.06.2003 14:32, 302 байт)
  • Ответ: Ну если триггер – это “абстракция мало имеющее отношение к жизни”, я умолкаю. — V61   (25.06.2003 15:18, пустое)
    • ответ — net   (25.06.2003 15:31, 74 байт)