[an error occurred while processing this directive]
|
Был у меня когда-то проект. Принимал два потока информации на два FIFO. Сливал в один поток. Формировал сигналы чтения на FIFO плисиной семейства 10K ( в ней нет подтягивающих резисторов в течении конфигурации). Первое включение. Еще ничего не загружено.Значит контакты ввода вывода в третьем состоянии. Тыкаюсь осциллографом на вход RD ( а там лог.0 (на обоих FIFO,а их выходы обьединены)). Может FIFO и не интерпритирует это как лог.0, но от греха подальше предпочитаю нормальную логическую 1 в течении конфигурации.
E-mail: info@telesys.ru