Отправлено jm 18 июня 2003 г. 12:06 В ответ на: вопрос, как для Virtex-ов делается "gated clock" отправлено yes 18 июня 2003 г. 11:04

но в Вашем вопросе уже содержится ответ.
если цель - gated clock (т.е. клок, генерируеый с выхода комбинаторной логики) - то она достигается обычным мультиплексором
1)
glck<= clk1 when crtl='1' else
clk2;
2)
glck<= clk1 when crtl='1' else
'Z';
glck<= clk2 when crtl='0' else
'Z';

bufg можно ставить только в 1). надо ли - зависить от объема тактируемой схемы и от доступности свободного.
а что до CE - то он как раз для того, чтобы избегнуть gated clock, что, как я понял отбрасывается.
при доступности свободных ресурсов может стоит реализовать схеу два раза, каждую тактировать отдельно clk1, clk2 соответственно, а коммутировать уже результаты на выходе схем?
т.к. по опыту gated clock - мерзость ужасная, проявление непредсказуемые.

• спасибо, меня как раз практический аспект интрересует — yes   (18.06.2003 12:39, 338 байт)
  • Ответ: Практически получите перекос CLK, а один мультиплексор (или TBUF) скорость не ухудшит. — V61   (18.06.2003 13:46, пустое)
    • шина (большая - на каждой линии несколько входов/выходов с HiZ), провода, еще задержка на оbufе - сильно ухудшает... в 10нс не укладывается — yes   (18.06.2003 15:58, 30 байт)
      • Ответ: 100 Мгц для шины многовато. Но со стороны ПЛИС это можно выдержать. — V61   (18.06.2003 17:59, 144 байт)
      • с мультиплексором (вместо тристабильной шины), наверно хуже еще будет — yes   (18.06.2003 16:01, пустое)
  • да, синхронные с разным тактом — yes   (18.06.2003 12:41, пустое)