Отправлено misyachniy 11 июня 2003 г. 14:14

Хотел сравнить возможность использования указанных чипов для скоростного ввода/вывода (АЦП/ЦАП), используя внутреннюю память как буфер данных(FIFO), и контроллера SDRAM/DDR SDRAM.

-- Altera --
На Асех нашел, что использование с grade 1 дает возможность получить
FIFO на 278/185 мегагерц. Для grade 2 и 3 196/143 и 143/111 соответственно.
Это здесь: http://www.altera.com/literature/ds/acex.pdf

На сайте Altera:
http://www.altera.com/products/ip/iup/memory/m-nwl-sdr-sdram.html
указана максимальная скорость 100 мегагерц.

-- Xilinx --
В этой конференции я получил ответ о том что Spartan IIE легко обеспечивает 166 мегагерц при чтении/записи.
Есть ли укого ссылка на документ, где описаны такие характеристики?
Или практический результат с конкретным чипом и шириной шины данных.

На странице Application Note:
http://www.xilinx.com/apps/sp2eapp.htm
Есть несколько примеров.
Например xapp134.pdf контроллер на 125 мегагерц.
И xapp136.pdf на 200 мегагерц.
Но при детальном рассмотрении, бодро заявленные Virtex и Spartan плавно перетекают в рассмотрение Virtex.
Есть xapp175 в котором описывается реализация FIFO, но ни одной цифры
о быстродействии ни в pdf ни в прилагаемом readme.txt

Для меня достаточна скорость 133 мегагерца.

Если у кого есть реальные результаты работы с FIFO и контроллером
SDRAM(DDR) на Spartan IIE или ACEX, прошу опубликовать с указанием
конкретных чипов FPGA(скорость), памяти и ширины данных.

Спасибо за внимание.