Отправлено andrew_b 30 мая 2003 г. 15:01 В ответ на: а как инициализировать в VHDL?, чтобы понимали Modelsim и Synplify? отправлено yes 30 мая 2003 г. 14:34

Для синтезатора - никак. Он вставляет память как блакбокс, и о его содержимом ничего не знает, поэтому INIT_XX не использует. Блакбокс подстегивается к проекту на этапе разводки. Инициализацию нужно делать в Корегене, там есть опция типа "Загрузить инициализацию из файла", а среди generic-параметров модели для симулятора будет имя этого файла.

• и еще почитал доку - написано что синхронную ROM infer-ят как Block, а асинхронную как Distributed — yes   (30.05.2003 15:44, 70 байт)
  • Ну если надо асинхронную рамять, то только distributed. BlockRAM is fully synchronous. — andrew_b   (02.06.2003 08:54, пустое)
• я взглянул на Coregen - формат этого файла какой? — yes   (30.05.2003 15:06, пустое)
  • /where-xilinx-installed/xilinx/doc/useinglish/docs/cgn/cgn.pdf, начиная со стр. 3-44 — andrew_b   (02.06.2003 09:11, пустое)