Отправлено Ю 28 мая 2003 г. 13:16 В ответ на: расширение в проекте файла сделали? там в хелпе все написано как что транслировать отправлено net 28 мая 2003 г. 12:55

Я, конечно, прочитал как компилировать проекты. Ниже приведен текст из хелпа. Я использую вариант с MAX+PLUS II Verilog Netlist Reader. Ничего в тексте о расширения нет. Дайте, пжл, вырезку где об этом сказано, если нетрудно. Самому будет тяжело разобраться. Заранее спасибо. А ошибки выдаются про синтаксис.

The Compiler automatically compiles Verilog Design Files in a project. To determine which Verilog HDL constructs are supported by MAX+PLUS II, refer to MAX+PLUS II Verilog HDL Support. You should also follow the guidelines in Verilog HDL Golden Rules before compiling a Verilog Design File with MAX+PLUS II.

You can compile Verilog Design Files in two ways:

You can compile Verilog Design Files directly in MAX+PLUS II, using the built-in Verilog Netlist Reader to process the Verilog Design Files.

You can compile Verilog Design Files with MAX+PLUS II by allowing the Synopsys Design Compiler or FPGA Compiler to process the Verilog Design Files and convert them to EDIF Input Files during the MAX+PLUS II compilation process.

To compile Verilog Design Files using the MAX+PLUS II Verilog Netlist Reader, follow these steps:

1. If necessary, change the project name with Project Name or Project Set Project to Current File (File menu).
2. To begin compilation, choose the Start button in the Compiler window or the Project Save & Compile or Project Save, Compile & Simulate command (File menu) in any MAX+PLUS II application.

• файл с тектом расширение правильно задали — net   (28.05.2003 14:08, пустое)
  • Брал разархивированные файлы с расширением .v. — Ю   (28.05.2003 14:18, 47 байт)
    • нет все правильно - не знаю что не работает - надо смотреть так по телефону тяжело — net   (28.05.2003 14:30, пустое)
      • Последний вопрос... — Ю   (28.05.2003 14:40, 108 байт)
        • я же сказал что я это не пробовал и не знаю что это такое - у нас совсем другое устройство - работает с видео матрицей и отдает данные в PC по usb 2 - вот и все ;-) — net   (28.05.2003 14:43, пустое)
          • А я понял, что именно с этим OPENCORE. Да уж... — Ю   (28.05.2003 14:59, пустое)
            • а у вас лицензия на верилог стоит? а то может в этом дело? — net   (28.05.2003 15:17, пустое)
              • Да вроде этот крэк все делает доступным, в том числе и Verilog. — Ю   (28.05.2003 16:22, 127 байт)
                • В Квартусе и Максе ограниченный Верилог, некоторые конструкции просто не синтезируются, возьмите другой синтезатор и не мучайтесь. — cdg   (28.05.2003 16:35, пустое)
                  • Я уже это понял. Спасибо. — Ю   (28.05.2003 18:31, пустое)