Отправлено Пытливый 21 мая 2003 г. 12:06 В ответ на: Вопрос начинающего... отправлено BEAVIS 21 мая 2003 г. 11:50

Правда, не в VHDL а в Verilog.

Использую ActiveHDL. В нем рисую схемы, диаграммы состояний КА и пишу программы. В нем же произвожу функциональную симуляцию. Для симуляции использую его генератор тестбенчей и в тестбенче описываю входные воздействия.
Версия 5.2 позволяет строить иерархические проекты - удобно симулировать узлы по отдельности.

Когда нужно получить прошивку ПЛИС, из него же запускаю синтезатор (в моем случае - Synplify) и ассемблер (Максплюс или Квартус).

Список синтезаторов и ассемблеров, с которыми этот пакет умеет работать огромен.

Один недостаток - все это довольно неповоротливо.