:-) Для симуляции я при помощи xport.exe перегоняю в верилог (вместе с мегафункциями и всем хламом) - и вперед. («Телесистемы»: «Конференция «Программируемые логические схемы и их применение»»)

[an error occurred while processing this directive]

:-) Для симуляции я при помощи xport.exe перегоняю в верилог (вместе с мегафункциями и всем хламом) - и вперед.

(«Телесистемы»: «Конференция «Программируемые логические схемы и их применение»»)

О фирме | Новости | Новые изделия | Продукция | Прайс-лист | Поддержка | Интернет-магазин | Где купить? | Доставка | Новостная рассылка | Обратная связь | Содержание | Поиск

Отправлено SM 16 апреля 2003 г. 23:37
В ответ на: С этим спорить не буду, вот только моделировать по моему крайне сложно. На VHDL у меня есть модель почти полной платы. Проверяются все обратные связи. Симулятор MAXPLUSa это сделать не может. А временная модель создаются очень долго (если используются блоки памяти) отправлено dsmv 16 апреля 2003 г. 18:00

Составить ответ ||| Конференция ||| Архив

Ответы

Век живи, век учись :-) Попробовал создать выходной tdo файл из схемы, и его проконвертить. С первого раза не получилось, ругается на блоки памяти. Но зато сделал быстро! — dsmv (17.04.2003 11:16, пустое)
- Кстати и для ASIC так делаю - AHDL (как мой любимый язык) -> xport -> verilog -> ASIC. — SM (17.04.2003 16:34, пустое)
  - Ответ: Что же это за ASIC? — ICdiver (18.04.2003 11:31, пустое)
    - Типа микроконтроллера. Ядро+память+периферия. Изготовление на TSMC. — SM (18.04.2003 11:48, пустое)
      - В принципе не большой - потянуло где-то на 30000 гейтов. — SM (18.04.2003 11:58, пустое)

Перейти к списку ответов ||| Конференция ||| Архив ||| Главная страница ||| Содержание

E-mail: info@telesys.ru