Отправлено SM 25 марта 2003 г. 23:54

Ни на чем, кроме AHDL реальных проектов не делал. Хотя вроде знаю верилог, так как приходилось тест-бенчи писать для АСИКов (с AHDL'я сделанных). Основной вопрос - КАК в проектах на verilog (или, в крайнем случае, на VHDL) указывать синтезатору, что я хочу применить примитив CARRY, CASCADE, LCELL, EXP, ну и т.д. ведь далеко не всегда сам синтезатор может их как надо расставить. Не уж-то необходимо его как "black-box" вставлять ??? Неудобно ужасно...

• Это всё зависит от синтезатора. Каким будешь пользоваться. В Synplify это или "black-box" или атрибуты. И ничего заморочного в этом нет дело привычки. Ты же всё равно их пишешь. — KA   (26.03.2003 13:06, пустое)
  • Да вот надо carry- и cascade- цепочки вручную городить и много... А просят что-бы результат на верилог был.... Мля. — SM   (26.03.2003 13:09, пустое)
    • Verilog не пользую. Ты Help на синтезатор посмотри там и примеры есть. А ещё на Synplify есть форум, можно там поиск по слову задать. — KA   (26.03.2003 14:31, пустое)
      • Спасибо... Мы пойдем пругим путем - все написал на АХДЛ, затем конвертация в верилог, и вставил вручную все эти примитивы. Так мне оказалось проще всего. — SM   (26.03.2003 14:49, пустое)