Отправлено misyachniy 14 марта 2003 г. 19:14 В ответ на: Я не про error - я про формирование PAR при цикле чтения. отправлено SM 13 марта 2003 г. 20:03

Задействованые ножки

-- сторона PCI
CLK :input;
RST_N :input;
Frame_N :input;
Irdy_N :input;
IDsel :input;
AD[15..0] :Input; -- формирователи 0000h для конфигурационного
-- чтения вынесены с ядра.
CBE[3..0] :input;

Trdy_N:input;
Trdy :OUTPUT; -- осталось от предыдущего проекта. BIDIR должно быть
Devsel :OUTPUT;

Организовал Циклы Конфигурационного чтения и записи с ответом 0000h.
А также запись.чтение в порт 240h

Нашкрябал программку:

ProgramStart:
mov bx,10h
Loop2:
mov cx,0
mov al,33h
Digit:
mov dx,240h
out dx,al
in al,dx
inc al
loop digit
dec bx
jnz loop2

EndProg:
mov ah,4ch ;DOS terminate program function
int 21h

Прогнал несколько раз никаких зависаний.

Просмотрел ввод вывод с помощью debug:

O240 xx
i 240

Читается и пишется то что нужно.

Проверял на I815 чипсете плата iPB-T www.PolarisBoard.com.

Так что думаю, производители тупо не используют контроль по паритету,
при пересылке по шине PCI.

Но если хочется сэкономить ресурсы, то думаю на AD[31..16] можно поставить пару 74F245.
Входы на землю, выходы на шину PCI.
Сигнал OE завести в ПЛИС и принудительно выстиавлять 0000h по AD[31..16] при чтении из устройства.

• Ответ: В FPGA-FAQ это надо ! ;) — Jackal   (16.03.2003 13:51, пустое)
• Спасибо. Только речь тут вовсе не об устройстве с адресом 0x240 - в нем будет полноценный PCI со всеми паритетами, еррорами и прочим :-) — SM   (14.03.2003 20:46, пустое)