Отправлено sirin 14 марта 2003 г. 12:08

Проблема такая: делаю устр-во на 3128, работающее с LPT по EPP. С LPT использую 2 сигнала nWrite и nReset. Для разраб. исп. Synplify 7.2, FPGA Advantage 5.2 и MAX+Plus 10.2. До компиляции в MAX - все ОК. Если не указывать пины, предоставить MAX распихать как ему угодно - всенормально, при этом MAX сигналы nWrite и nReset вешает на пины 88(GOE1) и 89(GCLRn). Но как только я пытаюсь повесить эти сигналы на 14 и 20 пины - Max пишет "Output Enable signal can't be driven by nWrite". Пробовал играться с настройками Assign->Global Project Logic Synthesis - не помогает. Может знает кто что с этим можно сделать?

• Отсылаю Вам кусочек кода. На АХДЛ. Скомпилировался. Надо LCELL добавлять. Не пойму чо Мах его автоматически не вставил, я ж вроде явно разрешил. — пожелавший_остаться_неизвестным   (17.03.2003 16:22, 328 байт)
  • Ага, если снять флажки automatic global, то lcell вставляется автоматически. — пожелавший_остаться_неизвестным   (17.03.2003 16:36, пустое)
• А убератье опцию Automatic Global для nWrite и nReset пробовали? — Victor®   (14.03.2003 13:11, пустое)
  • да, не помогает — sirin   (14.03.2003 18:09, пустое)