Ответ: Synopsys Design Compiler (Prime Time) 2000.5. Cadence LDV 4.0 (в нём Verilog XL) («Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

[an error occurred while processing this directive] Ответ: Synopsys Design Compiler (Prime Time) 2000.5. Cadence LDV 4.0 (в нём Verilog XL)

(«Телесистемы»: Конференция «Программируемые логические схемы и их применение»)

Отправлено Vlad_23 14 марта 2003 г. 07:36
В ответ на: Ответ: отправлено i2000 13 марта 2003 г. 12:18

Моделировщики Synopsys VCS (3 версии) для verilog есть в составе Innoveda EPD 2.0

Отправка ответа