Отправлено Igor_S 07 февраля 2003 г. 10:28

Здравствуйте, ВСЕ !
Не сталкивался ли кто с таким эффектом - берем готовый и давно и устойчиво работающий в железе проект, выполненный на FLEX10KE30-484,
и компилируем его в QUARTUS для ТОЙ-ЖЕ ПЛИС. Пробовал и импортирование устфновок и распиновки из MAX, эффект тот-же. И заключается он в том, что Timing Analizer выдает сообщения "Circuit not operable - clock skew > data delay". В принципе, причина понятна - но кто заставляет Квартус так располагать триггеры? Кроме того, МАХ автоматически вставлял LCELL в путь данных для исправления этого.
Как бороться, что посоветуете?
Клок, естественно, глобальный...

Спасибо

• попробуй FMAX задать для клока - иногда помогает, lcell вставленный в случайное место - тоже. — sled   (07.02.2003 12:22, пустое)