[an error occurred while processing this directive]
|
я в результате своего самообразования пришел к выводу что RTL - это и есть "правильное описание" на языке высокого уровня (регистры и логика между ними)
этот RTL поступает на вход syntesis tool-а, а на выходе имеем gate level
вернее RTL - это концепция разработки, которая может быть реализована и промоделирована с использованием VHDL и средств синтеза
для правильного RTL описанмя нужно знать что помещать в sensitivity list и прочие правила
или я неправ?
E-mail: info@telesys.ru